微系統(tǒng)三維集成技術(shù)的發(fā)展趨勢（三）

３   慣性傳感微系統(tǒng)

       慣性傳感微系統(tǒng)的三維集成是基于ＭＥＭＳ工藝基礎(chǔ)，集成中要關(guān)注慣性傳感器具有諧振部件以及對應力敏感等特點，采用了多種技術(shù)路線，在ＳｉＰ、插入器、ＭＥＭＳ／ＣＭＯＳ集成和折疊３Ｄ集成等方面具有長足進步：采用ＭＥＭＳ芯片和ＣＭＯＳ芯片之間面對面的直接鍵合、真空密封、片上吸氣劑成形等關(guān)鍵技術(shù)實現(xiàn)了ＭＥＭＳＳｉＰ；采用多晶硅ＴＳＶ技術(shù)把熱彈性動作器和壓阻傳感器集成而形成微機械的聲學接近傳感器；采用插入器新技術(shù)實現(xiàn)高精度ＭＥＭＳ和電子組件的無應力３Ｄ集成；基于Ｃｕ－Ｃｕ鍵合的ＭＥＭＳ和ＣＭＯＳ的３Ｄ集成技術(shù)；采用單面工藝的多層３Ｄ微結(jié)構(gòu)實現(xiàn)雙傳感器架構(gòu)的第三代ＰｉｎＧ；將ＳＯＩ中的ＳＣＳ器件層轉(zhuǎn)移到ＣＭＯＳ集成電路的上表面的３Ｄ集成新工藝；采用ＴＳＶ技術(shù)開發(fā)具有更小的封裝尺寸的ＭＥＭＳ傳感器；采用折疊ＭＥＭＳ方法實現(xiàn)的芯片級ＩＭＵ微系統(tǒng)；采用多層堆疊熔融石英的ＴＩＭＵ微系統(tǒng)；類折紙型的折疊ＭＥＭＳＴＩＭＵ微系統(tǒng)和批處理模式的３Ｄ組裝工藝的三折疊ＩＭＵ微系統(tǒng)。

       為達到小尺寸和低成本，在混合集成系統(tǒng)中提出了ＳｉＰ的新概念，此概念已被應用于慣性傳感微系統(tǒng)。２００９年，Ｎ．Ｍａｒｅｎｃｏ等人［１９］報道了慣性ＭＥＭＳＳｉＰ的關(guān)鍵技術(shù)研究，采用ＭＥＭＳ芯片和ＣＭＯＳ芯片之間面對面的直接鍵合以代替?zhèn)鹘y(tǒng)管殼中ＭＥＭＳ芯片和ＣＭＯＳ芯片的引線鍵合連接，芯片到晶圓和晶圓到晶圓的兩種工藝互相補充。針對慣性ＭＥＭＳＳｉＰ的特點，在諧振陀螺儀等慣性器件的真空封裝方面突破了密封的芯片到晶圓的鍵合、晶圓到晶圓的鍵合、在厚晶圓和薄晶圓上的ＴＳＶ、薄膜吸氣劑沉積以及精細圖形化和整片轉(zhuǎn)移成型等關(guān)鍵技術(shù)，并用于實際慣性ＭＥＭＳ的制備。將ＭＥＭＳ芯片采用芯片到晶圓的鍵合工藝集成在一個具有ＴＳＶ和吸氣劑精細圖形的ＣＭＯＳ晶圓上，通過整晶圓轉(zhuǎn)移成型和焊錫球zui后的設計和制備以獲得芯片尺度的ＳｉＰ。２０１２年，Ｂ．Ａ．Ｇｒｉｆｆｉｎ等人［２０］報道了采用多晶硅ＴＳＶ技術(shù)把熱彈性動作器和壓阻傳感器集成而形成微機械的聲學接近傳感器，用于水下高速超空泡船的實時空泡的監(jiān)控。通過將低阻多晶硅ＴＳＶ與傳感器件集成在一起使驅(qū)動和傳感電路獲得背面接觸。傳感器由一個復合隔膜組成，用作聲學源／傳感。采用和ＣＭＯＳ兼容的工藝制備傳感器和通孔，在ＳＯＩ晶圓上采用深反應離子刻蝕工藝，產(chǎn)生一個１ｍｍ直徑的復合隔膜和２０μｍ直徑的高深寬比的ＴＳＶ。隔膜包含一個用于熱彈性驅(qū)動的中心電阻加熱器和感應聲波擾動壓力的擴散壓敏電阻器。該集成技術(shù)完成了單芯片的聲學接近傳感器，并在實驗室進行電、機械和聲學特性的測量。為發(fā)展高精度慣性ＭＥＭＳ傳感器，２０１４年，Ｗ．Ｓｔｅｌｌｅｒ等人［２１］報道了ＳＩＭＥＩＴ（采用插入器新技術(shù)實現(xiàn)高精度ＭＥＭＳ和電子組件的無應力集成）項目的進展，在模塊化３Ｄ插入器平臺上進行高精度慣性傳感器的集成。采用插入器的優(yōu)點是可以把熱膨脹系數(shù)不同的材料（如有機襯底和硅）在機械上分開并可實現(xiàn)傳感器性能的提高。該項目開發(fā)了在直徑為３００ｍｍＳｉ晶圓上基于插入器／傳感器互連技術(shù)的模塊化３Ｄ插入器平臺，由插入器、ＭＥＭＳ／ＡＳＩＣ和圓片級封裝組成。該項目實際應用的方向是低ｇ慣性傳感系統(tǒng)，突破了四項提高慣性傳感系統(tǒng)精度的關(guān)鍵技術(shù)：硅的插入器和硅ＭＥＭＳ之間界面的無應力裝配；插入器上的聚合物再分布層可使引線幾何形狀更優(yōu)并減少寄生電容與電感以提高信噪比；采用柔性桿彈簧設計可使傳感器和插入器襯底之間實現(xiàn)機械去耦以減少機械應力；采用聚合物層可使金屬再分布層和插入器襯底之間實現(xiàn)機械去耦以減少附加應力。該項目完成了具有插入器的慣性傳感微系統(tǒng)，下一步將采用量產(chǎn)的標準技術(shù)進行部件的系統(tǒng)集成。

       為實現(xiàn)下一代具有超薄外形的集成微系統(tǒng)，２０１２年，Ｒ．Ｎａｄｉｐａｌｌｉ等人［２２］報道了基于Ｃｕ－Ｃｕ鍵合的ＭＥＭＳ和ＣＭＯＳ的３Ｄ集成技術(shù)，可同時形成電子學、機械和密封的鍵合。采用體微機械技術(shù)制備ＳＯＩＭＥＭＳ加速度計，采用０．３５μｍＣＭＯＳ工藝制備讀出電路，在ＳＯＩＭＥＭＳ晶片中的密封環(huán)是在器件層的深反應離子刻蝕時形成溝槽。ＭＥＭＳ電極壓塊和ＣＭＯＳ電極壓塊通過鍵合連接并通過ＣＭＯＳ芯片內(nèi)的金屬層被路由到外部。通過Ｃｕ－Ｃｕ熱壓鍵合技術(shù)同時完成電接觸、機械支持和密封，加速度的諧振頻率為１３６ｋＨｚ，ＣＭＯＳ讀出電路的靈敏度為５．１ｍＶ／ｇ，密封的漏率小于４．９×１０－９ａｔｍ·ｃｍ３／ｓ。汽車的輪胎壓力監(jiān)測系統(tǒng)的傳感器是由一個壓力傳感器和一個加速度計構(gòu)成的雙傳感器，其集成技術(shù)已經(jīng)歷了三代產(chǎn)品的發(fā)展：在大型芯片中并排配置結(jié)構(gòu)的第 一代，采用腔體－ＳＯＩ復雜工藝的ＰｉｎＧ結(jié)構(gòu)（在加速度計中的壓力傳感器）的第二代和２０１５年Ｊ．Ｃ．Ｗａｎｇ等人［２３］報道的采用單面工藝的多層３Ｄ微結(jié)構(gòu)的第三代。基于集成電路加工工藝提出了一種新型單面微加工技術(shù)和形成多層次的三維結(jié)構(gòu)，并開發(fā)了六級３Ｄ微觀結(jié)構(gòu)的雙傳感器架構(gòu)的ＰｉｎＧ；由無應力質(zhì)量端連接的自由懸浮壓力傳感器結(jié)構(gòu)，可消 除加速度對壓力傳感器的影響；解決了以前的ＰｉｎＧ傳感器存在的主要問題。微型芯片的尺寸為１．２５ｍｍ×１．２５ｍｍ×０．４５ｍｍ。測量結(jié)果表明，３．３Ｖ的電源電壓下，１００～５００ｋＰａ的壓力傳感器的靈敏度為０．１ｍＶ／ｋＰａ，０～１２０ｇ的加速度計的靈敏度為０．０５ｍＶ／ｇ。該基于集成電路加工線的單面微加工技術(shù)可廣 泛應用于各類單片集成的ＭＥＭＳ。

       ＭＥＭＳ和ＣＭＯＳ集成電路的集成技術(shù)具有幾個優(yōu)點，包括可增強的信號傳導、減少了芯片的引出線、提高抗電磁干擾的能力和相比多片實現(xiàn)具有潛在的低成本，已開發(fā)了單片集成、倒裝芯片鍵合和基于三維集成的轉(zhuǎn)移鍵合等集成技術(shù)。２０１５年，Ｚ．Ｓｏｎｇ等人［２４］報道了針對懸浮的單晶硅（ＳＣＳ）ＭＥＭＳ陣列和ＣＭＯＳ的３Ｄ集成，開發(fā)了將ＳＯＩ中的ＳＣＳ器件層轉(zhuǎn)移到ＣＭＯＳ集成電路的上表面的新工藝，其將單片集成和倒裝芯片鍵合兩工藝的優(yōu)點相結(jié)合。由電鍍銅微柱形成的導電ＴＳＶ作為ＭＥＭＳ結(jié)構(gòu)的機械支撐和電氣互連。機械懸浮結(jié)構(gòu)的可靠性采用die落實驗來檢驗并通過優(yōu)化鍍銅參數(shù)來改進，其殘余應力由裁減氧化層的厚度來補償以實現(xiàn)平坦的獨立的結(jié)構(gòu)。這種新工藝適用ＳＣＳＭＥＭＳ加速度計、陀螺儀、微鏡、ＲＦＭＥＭＳ開關(guān)和諧振器的３Ｄ集成。為適應智能手機和可穿戴器件的系統(tǒng)集成的需求，２０１５年，Ｉ．Ｈｉｒａｍａ［２５］報道了采用ＴＳＶ技術(shù)開發(fā)新的ＭＥＭＳ傳感器工藝用于更小的封裝以適應移動產(chǎn)品的需要。三軸加速度計芯片中微機械單元的尺寸相同，采用ＴＳＶ新工藝將芯片的鍵合壓柄設計在器件的背面，使整個芯片的面積減少４０％。采用更小芯片的三軸加速度計、三軸陀螺和兩者組合的封裝尺寸分別為２．０ｍｍ×２．０ｍｍ×０．８ｍｍ，２．５ｍｍ×２．５ｍｍ×０．８ｍｍ和３．０ｍｍ×２．５ｍｍ×０．８ｍｍ。

       基于ＭＥＭＳ的慣性傳感微系統(tǒng)在導航領(lǐng)域應用的核 心組件是慣性測量組合（ＩＭＵ）。ＩＭＵ作為姿態(tài)和航向參考系統(tǒng)（ＡＨＲＳ）的傳感模塊，提供系統(tǒng)本體相對于一個確定參考點的實時三維取向；一般的ＩＭＵ可能包括６個測量軸：三軸加速度計和三軸陀螺儀。因為這些傳感器采用不同的工作原理，如何采用一種獨特的技術(shù)將這些傳感器集成起來是一個現(xiàn)實的挑戰(zhàn)。目前主要有三種集成的方式。其一采用基于二維傳感器的三維分立組裝的ＭＥＭＳＩＭＵ，體積相對較大，已具有戰(zhàn)術(shù)級導航性能，如Ｈｏｎｅｙｗｅｌｌ公司的ＨＧ１９３０［２６］，其專門為導航、控 制和平臺穩(wěn)定的系列戰(zhàn)術(shù)應用所設計，可測量角速度和線性加速度。其體積小于８２ｃｍ３，質(zhì)量小于０．３５英磅，功耗為３Ｗ，加速度計噪聲密度為０．１５ｍｇ／槡Ｈｚ，陀螺的角度隨機游走（ＡＲＷ）為０．１°／ｈ，已廣 泛用于武器、無人機和平臺穩(wěn)定系統(tǒng)。其二是采用單芯片集成的方法，體積很小，但僅具有消費級導航水平性能，如ＳＴＭｉｃｒｏ公司的ＬＳＭ３３０ＤＬＣ［２７］，其體積為２２ｍｍ３，加速度計噪聲密度為０．２１ｍｇ／槡Ｈｚ，陀螺的角度隨機游走（ＡＲＷ）為１．１°／槡ｈ。其三是采用芯片折疊和多層堆疊等三維集成的方法，由于先完成傳感器的制備再進行集成既減小了ＩＭＵ的體積，又減少對傳感器性能的影響。２０１０年，Ｓ．Ａ．Ｚｏｔｏｖ等人［２８］報道了采用折疊ＭＥＭＳ方法的芯片級ＩＭＵ。為適應高深寬比的傳感器制造，采用折疊芯片的方法實現(xiàn)３Ｄ可折疊的ＳＯＩ支柱。在晶圓上完成組裝以形成一個緊湊、剛性的六軸慣性傳感器系統(tǒng)。在同一襯底上，加速度計和陀螺儀與折疊結(jié)構(gòu)同時制造，通過集成的柔性聚酰亞胺薄膜鉸鏈和硅門閂實現(xiàn)電和機械的互連。制備了包含諧振電容式加速度計和陀螺儀的ＩＭＵ樣品。加速度計的標度因子的可調(diào)范圍為１．７５～３．７Ｈｚ／ｇ。金字塔型側(cè)壁上的陀螺儀的工作頻率為１．５ｋＨｚ，以空氣中的轉(zhuǎn)速模式工作時的標度因子為０．４３ｍＶ／（°／ｓ）。

       ２０１３年，Ｚ．Ｃａｏ等人［２９］報道了多層堆疊熔融石英的ＴＩＭＵ微系統(tǒng)。該微系統(tǒng)包含６個熔融石英層，總體積小于１３ｍｍ３。封裝中包含７個電容傳感器，設計為６個自由度的ＩＭＵ和一個諧振定時器件。６８根垂直電引線貫穿所有六層。該微系統(tǒng)突破了三項關(guān)鍵技術(shù)：在熔融石英上制造的靜電器件、創(chuàng)建通過多層熔融石英晶片的穿孔技術(shù)和通過熔融石英器件３Ｄ集成的堆疊鍵合。其Ｚ軸環(huán)形陀螺的Ｑ值為３３２６０，諧振頻率為９０．７１７ｋＨｚ；由垂直邊緣電場驅(qū)動的Ｙ軸加速度計的Ｑ值為８５２，諧振頻率為１４．２９６ｋＨｚ。２０１５年，Ａ．Ｅｆｉｍｏｖｓｋａｙａ等人［３０］報道了類折紙型的折疊ＭＥＭＳＴＩＭＵ微系統(tǒng)。該微型的定時和慣性測量單元（ＴＩＭＵ）的樣品體積小于５０ｍｍ３，采用一個折疊ＭＥＭＳ的概念來實現(xiàn)。所用方法是基于ＳＯＩ晶圓級的高深寬比的單軸傳感器雙邊制造工藝，并通過靈活的聚酰亞胺鉸鏈實現(xiàn)互連，然后像折紙一樣折疊成一個三維結(jié)構(gòu)，典型的結(jié)構(gòu)有兩種：立方體或棱柱體。和傳感器同時制造的穿過晶圓的銅ＴＳＶ可實現(xiàn)ＴＩＭＵ的器件側(cè)面的傳感器的接口互連，在折疊的三維結(jié)構(gòu)中集成有信號調(diào)節(jié)電子電路。已研制出具有７軸傳感器工作（三軸加速度計、三軸陀螺儀和諧振器）的ＴＩＭＵ樣品，三個加速度計的諧振頻率分別為６４０，６４８和６７０Ｈｚ，三個陀螺儀在空氣中的諧振頻率分別為１４ｋＨｚ±５Ｈｚ，１５ｋＨｚ±１７．５Ｈｚ和１５．９ｋＨｚ±１１０Ｈｚ，諧振器的諧振頻率為５．５７ｋＨｚ。該研究著重對工作在ＴＩＭＵ側(cè)面上具有低噪聲的三個加速計的特性進行測量，已實現(xiàn)的速度隨機游走（ＶＲＷ）為０．０５７ｍ／ｓ２／槡ｈ，偏置不穩(wěn)定性小于０．２ｍｇ。該折疊ＭＥＭＳＴＩＭＵ微系統(tǒng)具有可達到戰(zhàn)術(shù)級的潛力。２０１６年，Ｗ．Ｂ．Ｚｈｕ等人［３１］報道了采用批處理模式的３Ｄ組裝工藝的三折疊慣性測量單位（ＩＭＵ）。三折疊晶粒的每個芯片包括一個Ｚ軸陀螺和單軸（Ｘ／Ｙ）水平加速度計、芯片之間互連的聚酰亞胺電連接、定時諧振器、熱絕緣平臺和其他器件。采用的批處理模式工藝是基于通過溝道采用真空壓力使三折疊的ＩＭＵ芯片可自對準地安裝在晶圓的硅腔側(cè)壁上，然后整個組裝在升高的溫度下氮氣環(huán)境里共晶鍵合在一起，以形成６軸ＩＭＵ，晶粒形的ＩＭＵ的體積為１０ｍｍ３。測量結(jié)果表明，加速度計的偏置不穩(wěn)定性為，本底噪聲為６．８μｇ／ ６６μｇ槡Ｈｚ ；陀螺儀的偏置不穩(wěn)定性為２９°／ｈ，角度隨機游走（ＡＲＷ）為０．０２０°／ｓ／Ｈｚ（１．２°／ｈ）。

４   射頻微系統(tǒng)

       射頻微系統(tǒng)的三維集成具有ＲＦＴＳＶ、低寄生參量的直接鍵合、低損耗傳輸線和多種半導體材料異質(zhì)集成等特點，在ＭＥＭＳ和ＩＣ異構(gòu)的３Ｄ集成、具有插入器的ＳｉＰ３Ｄ集成和異質(zhì)３Ｄ集成等方面均有長足進步：基于ＴＳＶ技術(shù)的ＲＦＭＥＭＳ的寬帶３Ｄ封裝；采用薄膜體聲波諧振器（ＦＢＡＲ）／微帽晶片和具有雙極電路／ＴＳＶ的蓋晶片之間的Ａｕ－Ａｕ鍵合技術(shù)實現(xiàn)ＦＢＡＲ基振蕩器的圓片級封裝；基于ＴＳＶ技術(shù)開發(fā)了用于ＲＦＭＥＭＳ可調(diào)帶通濾波器的高Ｑ３Ｄ嵌入式電感；采用ＲＦＴＳＶ技術(shù)實現(xiàn)３Ｄ集成無源元件；采用３Ｄ微電磁射頻系統(tǒng)實現(xiàn)芯片級毫米波陣列；采用Ｓｉ插入器和３Ｄ微機械結(jié)構(gòu)實現(xiàn)１６通道收發(fā)Ｑ波段電掃子陣芯片級模塊；在６５ｎｍ的ＣＭＯＳ晶圓上異質(zhì)集成ＧａＮＨＥＭＴ／ＩｎＰＨＢＴ／高Ｑ的無源技術(shù)的平臺實現(xiàn)下一代ＲＦ微系統(tǒng)；采用ＩｎＰＨＢＴ／ＧａＮＨＥＭＴ／ＳｉＣＭＯＳ異質(zhì)集成技術(shù)研發(fā)了Ｑ波段壓控振蕩器（ＶＣＯ）放大鏈和采用ＩｎＰ／ＣＭＯＳ異質(zhì)集成實現(xiàn)有源頂降校正的３０ＧＳ／ｓ采樣保持放大器。

       為了把ＲＦＭＥＭＳ的封裝對其射頻性能影響的寄生效應降至zui小，２０１１年，Ｙ．Ｙ．Ｌｉｍ等人［３２］開發(fā)了基于ＴＳＶ技術(shù)的ＲＦＭＥＭＳ的寬帶３Ｄ封裝。該封裝結(jié)構(gòu)采用在帽層晶片中的ＴＳＶ以實現(xiàn)電氣連接，并在高電阻率硅基板制備共面波導（ＣＰＷ）傳輸線，并優(yōu)化接地配置。經(jīng)測試分析，ＴＳＶ在２．５ＧＨｚ和１０ＧＨｚ的傳輸損耗分別為０．０４ｄＢ和０．０５ｄＢ。優(yōu)化模型的帶寬為２６．５ＧＨｚ，該封裝在１０ＧＨｚ的損耗為０．１ｄＢ?；冢裕樱值霓D(zhuǎn)換器設計和制備了９４ＧＨｚ的ＣＰＷ－微帶的孔徑耦合天線，其測量的－１０ｄＢ帶寬為１４ＧＨｚ，zui高增益為２．９ｄＢ。為了將有源電路集成到圓片級的ＦＢＡＲ密封的封裝中，２０１１年，Ｍ．Ｓｍａｌｌ等人［３３］開發(fā)了ＦＢＡＲ基振蕩器的圓片級封裝。采用ＦＢＡＲ／微帽晶片和具有雙極電路／ＴＳＶ的蓋晶片之間的Ａｕ－Ａｕ鍵合，該電路單芯片包含所有必要的小型頻率參考的組件，包括振蕩器、高Ｑ諧振器、分頻器、溫度傳感二極管和頻率調(diào)諧變?nèi)荻O管。采用該技術(shù)實現(xiàn)了超低功耗１５０μＡ皮爾斯振蕩器，偏離主頻１００ｋＨｚ的相位噪聲為－１１８ｄＢｃ／Ｈｚ，所實現(xiàn)的低噪聲微分考比茲振蕩器在偏離主頻１００ｋＨｚ的相位噪聲為－１２４ｄＢｃ／Ｈｚ。該工藝實現(xiàn)了體積小于０．１ｍｍ３、功耗小于１ｍＷ、工作頻率為１．５ＧＨｚ的芯片級溫補振蕩器。為了適應無線通信對ＲＦＩＣ微型化的要求，解決與ＣＭＯＳ工藝兼容的在片電感的寬頻帶、高Ｑ值問題，２０１２年，Ｖ．Ｗ．Ａｍａｄｅｕｓ等人［３４］基于ＴＳＶ技術(shù)開發(fā)了用于ＲＦＭＥＭＳ可調(diào)帶通濾波器的高Ｑ３Ｄ嵌入式電感，其可與ＭＥＭＳ和ＣＭＯＳ進行異構(gòu)集成，以適應移動通信用ＲＦＩＣ的需求。在高阻Ｓｉ襯底上采用Ｗ金屬ＴＳＶ（面積為５．５μｍ×１５μｍ）技術(shù)制備了高Ｑ３Ｄ嵌入式線圈形電感，電感值在１．３～５ｎＨ內(nèi)可設計，其Ｑ值大于３０，Ｑ值大于５的頻率覆蓋０～４０ＧＨｚ。該嵌入式電感和ＭＥＭＳ可變電容集成實現(xiàn)了在４．６５～６．８ＧＨｚ內(nèi)可調(diào)的通帶濾波器，其顯示了１５％的連續(xù)線性中心頻率調(diào)諧，采用數(shù)字方式可超過４５％。該濾波器也可在保持恒定的中心頻率下連續(xù)可調(diào)頻率的帶寬為４０％。２０１３年，Ｔ．Ｅｂｅｆｏｒｓ等人［３５］開發(fā)了用于３Ｄ集成無源元件的ＲＦＴＳＶ技術(shù)。ＲＦＴＳＶ必須具有低的ＲＦ和ＤＣ損耗且需和襯底隔離以減少寄生電容，在設計上要優(yōu)化其幾何尺寸和具有寬帶５０Ω阻抗。在工藝方面，研發(fā)了在２００ｍｍ高阻Ｓｉ晶圓上的雙面深反應離子刻蝕、各種定形的高深寬比的電鍍種 子層工藝、開放的剛性ＴＳＶ結(jié)構(gòu)的無空隙的ＴＳＶ鍍銅和玻璃晶片的鍵合等關(guān)鍵工藝。實驗和測試結(jié)果表明，其ＴＳＶ孔密度達３３ＴＳＶ／ｍｍ２，在５ＧＨｚ下單共面ＴＳＶ的損耗為０．０４ｄＢ。所制備的３Ｄ環(huán)形電感的Ｑ值大于３０，１～１５ｎＨ的３Ｄ環(huán)形電感的自諧振頻率大于６ＧＨｚ。

       由多通道ＲＦＴ／Ｒ模塊為主所構(gòu)成的相控陣陣列廣 泛應用于雷達和通信中，工作頻率進入毫米波段，由于波長縮小，實現(xiàn)芯片級相控陣的微系統(tǒng)成為人們研究的目標。２００６年，Ｊ．Ｄ．Ｅｖａｎｓ［３６］報道了３Ｄ微電磁射頻系統(tǒng)（３ＤＭＥＲＦＳ）等ＤＡＲＰＡ的ＲＦ項目。３ＤＭＥＲＦＳ開展革命性的ＭＥＭＳ印刷電路板技術(shù)以用于高性能毫米波系統(tǒng)。為了制造片上毫米波矩形同軸輸線，其包含銅外導體、銅內(nèi)導體和空氣（或真空）介質(zhì)，中心導體由聚合物支架間隙支撐，開發(fā)了基于可犧牲、高深寬比光刻膠的多層工藝。該項目的目標是完成具有１０００個單元的巴特勒矩陣波束形成電子掃描陣列，工藝指標通過在單一Ｓｉ晶圓片上能制備１０００多個１ｃｍ長的傳輸線進行評估。２００６年年底，已完成工作頻率為３６ＧＨｚ的１６單元的巴特勒矩陣收發(fā)天線。在ＤＡＲＰＡ的用于可重構(gòu)收發(fā)器的可縮小尺度的毫米波體系結(jié)構(gòu)（ＳＭＡＲＴ）項目的引導下，單芯片的Ｓｉ基全ＲＦ架構(gòu)的相控陣列有了新進展。２０１２年，Ｃ．Ｙ．Ｋｉｍ等人［３７］報道了４４～４６ＧＨｚ１６單元ＳｉＧｅＢｉＣＭＯＳ高線性Ｔ／Ｒ相控陣列。采用

０．１２μｍＳｉＧｅＢｉＣＭＯＳ工藝，在４．９ｍｍ×５．１ｍｍ集成了１６單元的相控陣列，其中每個單元包含２個單刀雙擲開關(guān)、低噪聲放大器、中功率放大器、２個４位移相器、兩路功率放大器和數(shù)控電路，１∶１６的威爾金森網(wǎng)絡用于功率合成和分配，其中傳輸線和無源元件采用多功能射頻金屬疊層工藝完成。工作頻率為４４～４６ＧＨｚ，在接收模式下，輸入功率為－９～－１０ｄＢｍ，噪聲為１０～１１．５ｄＢ，

功耗為０．９５Ｗ。在發(fā)射模式下，每個通道的１ｄＢ壓縮輸出功率和飽和輸出功率分別為３～２ｄＢｍ和６～４ｄＢｍ，功耗為１．１６Ｗ。由于在每個通道中有g(shù)ao分辨率可變增益放大器，設計導致低均方根（ＲＭＳ）增益誤差。由于采用了對稱的無源合成器，多通道測量結(jié)果表明，發(fā)射模式和接收模式下兩者具有類同的增益和相位響應。所測量的芯片上的耦合小于－４０ｄＢ，導致額外的ＲＭＳ和相位誤差可以忽略。為了充分發(fā)揮Ｓｉ基芯片級相控陣小尺寸的特點，必須開發(fā)低成本高性能的封裝技術(shù)。

       同年，Ｊ．Ｈａｃｋｅｒ等人［３８］報道了Ｑ波段１６通道發(fā)射／接收電子掃描子陣列薄片式模塊。采用Ｓｉ插入器和３Ｄ微機械結(jié)構(gòu)研發(fā)的１６通道收發(fā)Ｑ波段的電子掃描子陣列芯片級模塊，其包含１６通道硅－鍺射頻波束形成集成電路，一個４×４陣列的寬掃貼片天線與用于射頻和直流互連及熱管理的緊湊、堅固的微機械三維結(jié)構(gòu)。子陣列薄片式模塊是采用圓片規(guī)模的毫米波系統(tǒng)和電路制作的集成方法

（ＢＡＴＣＨ方法），該方法允許一個或多個不同功能和材料的半導體芯片嵌入到一個結(jié)構(gòu)緊湊的芯片級模塊中。該電路集成技術(shù)包含低損耗平面?zhèn)鬏斁€互連和具有平面饋線的微帶天線，全部都嵌入到微機械的硅插入器中，其適合于大容量批量制造。子陣列薄片式模塊的尺寸為１３．６ｍｍ×１３．６ｍｍ×１．１ｍｍ，在４４ＧＨｚ，每個通道包含４位移相和３位幅度控 制，飽和輸出功率為５．５ｄＢｍ。Ｓｉ基芯片級相控陣列的每個單元的發(fā)射功率為３～５ｄＢｍ，可作為中功率放大器的驅(qū)動級。

       為了適應下一代ＲＦ微系統(tǒng)的需要，２０１５年，Ｄ．Ｓ．Ｇｒｅｅｎ等人［３９］報道了ＤＡＲＰＡ有關(guān)３Ｄ異質(zhì)集成的發(fā)展，ＤＡＲＰＡ微系統(tǒng)技術(shù)辦公室開發(fā)革命性的材料、器件和集成技術(shù)。ＤＡＲＰＡ的Ｓｉ上化合物半導體材料（ＣＯＳＭＯＳ）計劃集中發(fā)展在目前ＳｉＣＭＯＳ電路中緊密集成化合物半導體技術(shù)的新方法，以達到前所未有的電路性能水平。ＤＡＲＰＡ多樣化接近異質(zhì)集成（ＤＡＨＩ）計劃仍在繼續(xù)，其通過開發(fā)異質(zhì)集成工藝使先進的化合物半導體器件以及其他新興材料和器件與高密度硅ＣＭＯＳ技術(shù)緊密結(jié)合。上述計劃是為了研發(fā)下一代ＲＦ模塊以實現(xiàn)關(guān)鍵技術(shù)的突破。２０１４年，Ａ．Ｇ．Ａｉｔｋｅｎ等人［４０］報道了ＮＧＡＳ公司所承擔的ＤＡＨＩ計劃進展。開發(fā)了多材料的異質(zhì)集成技術(shù)，在６５ｎｍ的ＣＭＯＳ晶圓上集成幾種高性能ＩＩＩ－Ｖ族半導體技術(shù)（０．２μｍＧａＮＨＥＭＴ和０．２５μｍＩｎＰＨＢＴ）和高Ｑ的無源技術(shù)，并采用在ＣＯＳＭＯＳ項目中開發(fā)的金屬－金屬鍵合的異構(gòu)互連。該技術(shù)的優(yōu)點是和Ｓｉ技術(shù)完全兼容且可擴展到大于２００ｍｍ的Ｓｉ晶圓、所集成的各種技術(shù)可并行單獨優(yōu)化以保證進度和成品率且具有好的可靠性、芯片內(nèi)混合集成的低熱阻的熱沉可使ＧａＮＨＥＭＴ等功率芯片具有良好的散熱通道。集成的工藝設計軟件包可建立靈活的設計環(huán)境，其可以容納各種技術(shù)的器件級的集成電 路設計與集成的示意圖、布局和模擬。

       在該文中也介紹了所承擔ＣＯＳＭＯＳ計劃的進展。所開發(fā)的異質(zhì)集成的方法包含ＩｎＰ襯底的選擇外延、變構(gòu)外延生長、晶圓級封裝以及和ＣＭＯＳ晶圓的Ａｕ－Ａｕ異構(gòu)互連。采用該工藝研發(fā)出基于ＩｎＰＨＢＴ／ＳｉＣＭＯＳ的１３位１．３３ＧＳａｍｐｌｅ／ｓＤＡＣ，其無雜散動態(tài)范圍（ＳＦＤＲ）大于７０ｄＢ。２０１５年，Ｙ．Ｃ．Ｗｕ等人［４１］報道了采用ＩｎＰＨＢＴ／ＧａＮＨＥＭＴ／ＳｉＣＭＯＳ異質(zhì)集成技術(shù)研發(fā)了Ｑ波段ＶＣＯ放大鏈，其中０．６５μｍＩｎＰＨＢＴ技術(shù)用于ＶＣＯ和緩沖級，０．２μｍＧａＮＨＥＭＴ技術(shù)用于兩級功率放大器，所有ＲＦ、控 制和ＤＣＩ／Ｏ都采用６５ｎｍＣＭＯＳ電路技術(shù)。采用背面通孔和在ＣＭＯＳ電路中與壓柄寄生電容產(chǎn)生諧振的小匹配電感來實現(xiàn)ＣＭＯＳ和ＧａＮ芯片之間的ＲＦ傳輸。該ＶＣＯ放大鏈的調(diào)諧頻率為３４．０７～３５．６０ＧＨｚ，放大器增益為１５ｄＢ，其功耗為１．６８Ｗ，芯片尺寸為３．４ｍｍ×１．１ｍｍ。２０１６年，Ｓ．Ｋ．Ｋｉｍ等人［４２］報道了具有有源頂降校正的３０ＧＳａｍｐｌｅ／ｓＩｎＰ／ＣＭＯＳ采樣保持放大器。ＩｎＰＨＢＴ和硅ＣＭＯＳ實現(xiàn)異質(zhì)集成技術(shù)，０．２５μｍＩｎＰＨＢＴＩＣ（截止頻率ｆｔ和zui大振蕩頻率ｆｍａｘ分別為３９０ＧＨｚ和８６０ＧＨｚ）和０．１３μｍＳｉＣＭＯＳＩＣ采用銅凸點直接鍵合界面實現(xiàn)電連接。高速信號通路完全是在ＩｎＰ芯片中，但由異質(zhì)結(jié)雙極晶體管（ＨＢＴ）偏置電流所引起的采樣電壓的頂降是由集成的ＣＭＯＳ反饋電路來抑 制。在此閉環(huán)控 制下，在保持狀態(tài)時，單端輸出下降速率減少到２０ｍＶ／ｎｓ。ＩｎＰ－ＣＭＯＳ互連的寄生效應是通過隔離電阻和有源自舉電路與高速信號通路相隔離。在３２ＧＨｚ時鐘頻率，給定一個８ＧＨｚ輸入采樣，所測量的采樣保持放大器電路顯示輸入?yún)⒖迹保洌聣嚎s點和輸入?yún)⒖迹畴A交調(diào)點分別為０．５ｄＢｍ和５．８ｄＢｍ。該電路的總能耗為２．７Ｗ，芯片面積為８１５μｍ×８５５μｍ。

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