淺談晶圓級(jí)三維集成電路關(guān)鍵技術(shù)

1    背景

       近幾十年來(lái)，隨著微電子技術(shù)的發(fā)展，高性能、小外形、低成本的電子產(chǎn)品已成為市場(chǎng)的基本需求。集成電路上可容納元器件的數(shù)目是符合摩爾定律預(yù)測(cè)的。但是近年來(lái)傳統(tǒng)的集成電路增長(zhǎng)趨勢(shì)開(kāi)始和摩爾定律的理想模型出現(xiàn)了差別。隨著手機(jī)和各種電子產(chǎn)品的快 速發(fā)展，芯片的功能也越來(lái)越復(fù)雜，芯片上集成晶體管的數(shù)目也隨著越來(lái)越多，同時(shí)也引起了集成電路體積的增大和功耗增高[1]。當(dāng)晶體管的柵極長(zhǎng)度和氧化層厚度都接近物理極限時(shí)，二維集成zui終將走到道路的盡頭。

       遵循摩爾定律的三維集成技術(shù)可以作為解決上述問(wèn)題的方案。三維集成方法的概念是基于集成電路的新位置：Z軸。這意味著晶片位置不再局限于X-Y二維平面上了。因此，我們可以實(shí)現(xiàn)更大密度的集成電路堆疊，以縮短互連，也減少了可見(jiàn)表面，從而縮小晶片的尺寸和提高晶片的效率，進(jìn)而提高了應(yīng)用范圍。此外，三維集成方案可以結(jié)合不同的集成電路本身的zui佳工藝，避免了效率低和產(chǎn)量低的問(wèn)題。

       雖然三維集成有許多優(yōu)點(diǎn)，但它的材料選擇，熱驅(qū)動(dòng)的物理設(shè)計(jì)和測(cè)試方法的更是當(dāng)前要解決的問(wèn)題。本文總結(jié)了晶圓級(jí)三維集成電路技術(shù)，在三維集成技術(shù)中，進(jìn)展比較快并且可靠性高的熱門(mén)技術(shù)是硅基板穿孔技術(shù)，在接下來(lái)的敘述中也會(huì)重點(diǎn)介紹此關(guān)鍵技術(shù)。同時(shí)介紹了幾種不同的晶圓類型和堆疊方式，以及三維集成所面對(duì)的測(cè)試方法、可靠性、材料選擇等挑戰(zhàn)。這些信息將會(huì)為對(duì)這一領(lǐng)域感興趣的研究人員提供指導(dǎo)方針和參考。

2    晶圓級(jí)三維集成的關(guān)鍵技術(shù)

       晶圓級(jí)三維集成是一個(gè)新的概念，利用許多高 級(jí)技術(shù)實(shí)現(xiàn)電路密度的增加和體積的縮小。在本文中，介紹了zui重要的三項(xiàng)關(guān)鍵技術(shù)。

2.1  對(duì)準(zhǔn)和鍵合

       對(duì)準(zhǔn)不精確導(dǎo)致電路故障或可靠性差。因此，對(duì)準(zhǔn)精度的高低主導(dǎo)了的晶片接觸面積和三維集成電路堆疊的成品率。對(duì)準(zhǔn)精度與對(duì)準(zhǔn)器和對(duì)準(zhǔn)標(biāo)記有關(guān)。也受操作員個(gè)人經(jīng)驗(yàn)的影響。

       銅被廣 泛用于標(biāo)準(zhǔn)CMOS制造中，。因此，銅是三維集成中連接兩個(gè)設(shè)備層或晶圓的zui好的選擇。銅晶圓鍵合的原理是讓兩個(gè)晶片接觸然后熱壓縮。在鍵合過(guò)程中，兩個(gè)晶片的銅層可以相互擴(kuò)散以完成鍵合過(guò)程。集成的質(zhì)量與晶圓表面的清潔度和鍵合時(shí)間有關(guān)。

       一般來(lái)說(shuō)，溫度至少300～400℃才能完成銅鍵合。可以根據(jù)其界面的形態(tài)來(lái)確定鍵合質(zhì)量。為了獲得好的銅晶片鍵合的結(jié)果，條件是400℃加熱30分鐘，接著400℃氮?dú)猸h(huán)境退火30或60分鐘[2]。雖然高溫和高 壓可能會(huì)提高鍵合質(zhì)量，但相應(yīng)的成本和設(shè)備的損耗也成為需要關(guān)注的主要問(wèn)題。因此，在較低的溫度和壓力下的鍵合方法是三維集成的主要目的。

2.2  晶片減薄技術(shù)

       三維集成技術(shù)極大的增大集成電路密度的同時(shí)也帶來(lái)了散熱困難的問(wèn)題。由于硅基板和金屬材料之間存在電阻，當(dāng)通過(guò)電流時(shí)，會(huì)有發(fā)熱效應(yīng)。而熱量不斷的產(chǎn)生會(huì)使芯片的背面產(chǎn)生一種內(nèi)應(yīng)力，而內(nèi)應(yīng)力較大時(shí)會(huì)使芯片直接破裂，加快了芯片的損壞速度[3]。通過(guò)使用芯片減薄工藝，不僅可以有 效的降低集成電路的內(nèi)阻，優(yōu)化各芯片的散熱性能，還提高了電路的穩(wěn)定性的和縮小了芯片體積,更符合集成電路整體小型化的趨勢(shì)。

2.3  硅基板穿孔技術(shù)（TSV）

       硅通孔的概念是由諾貝爾獎(jiǎng)得主WilliamShockley zui早提出來(lái)的，硅基板穿孔（TSV）在晶片與晶片之間、晶圓與晶圓之間制作垂直導(dǎo)通，實(shí)現(xiàn)晶片之間互聯(lián)的技術(shù)。該技術(shù)能夠使晶片在三維方向上堆疊的密度達(dá)到zui大，因此不同基板的晶片通過(guò)硅基板穿孔技術(shù)進(jìn)行立體堆棧整合后，不僅可縮短金屬導(dǎo)線的和聯(lián)機(jī)電阻，更能減小晶片的體積。

        （1）     先通孔工藝。先通孔工藝是在CMOS器件制作之前，在空白硅片上完成通孔制作和導(dǎo)電材料的填充[4-6]。在這個(gè)方案中，填充材料不能是金屬，比如銅。此外，由于在這個(gè)階段還沒(méi)有金屬互連，先通孔工藝的縱寬比是小于后通孔工藝的。

        （2）     后通孔工藝。后通孔工藝是在BEOL完成后，在CMOS即將制作完成和但還未進(jìn)行減薄工藝處理的硅片上預(yù)留的空白區(qū)進(jìn)行鉆蝕通孔[7-10]。該技術(shù)包括鉆孔和填充過(guò)程，為了不破壞設(shè)備和電路，應(yīng)在低于熱預(yù)算的溫度環(huán)境下制作。

        （3）     TSV工藝流程。整個(gè)硅基板穿孔過(guò)程可大致分為兩個(gè)部分：di一部分是通孔的蝕刻，第二部分填充通孔。硅基板穿孔的蝕刻難度取決于減薄后的晶圓的厚度。當(dāng)目標(biāo)蝕刻深度太深，通孔的開(kāi)口尺寸通過(guò)需要相應(yīng)地?cái)U(kuò)大，這也導(dǎo)致晶片尺寸的增加[11-16]。填充材料也是需要考慮的問(wèn)題。銅、鎢和多晶硅是典型的硅基板穿孔填充材料的選擇。在這些材料中，銅和鎢的只能用在后通孔方案中，而多晶硅可用于先通孔和后通孔方案中。銅是一種工藝兼容材料，殘余應(yīng)力少，電子性能好，但難以填充高縱寬比的通孔。相反，鎢很容易填充到高寬比的通孔，但其殘余應(yīng)力高是一個(gè)很大的問(wèn)題。多晶硅可用于硅基板穿孔的先通孔方案中，但它的電阻比金屬高。考慮到每種材料的優(yōu)點(diǎn)和缺點(diǎn)，硅基板穿孔填充材料的選擇對(duì)三維集成具有重要意義，特別是對(duì)于晶圓級(jí)三維集成。

       TSV制備具體工藝步驟為：

        （1）     通過(guò)研磨和蝕刻工藝將晶片減薄。

        （2）     通過(guò)激光熔化法或反映離子刻蝕法在晶片上制備通孔。

        （3）     使用等離子體化學(xué)氣相沉積法（PECVD）在通孔側(cè)壁制造絕緣層。

        （3）     去除通孔底部的襯底氧化層，使金屬層暴露出來(lái)。

        （4）     運(yùn)用電化學(xué)反應(yīng)往通孔中填充銅金屬。

        （5）     通過(guò)化學(xué)機(jī)械研磨和刻蝕工藝去除晶片表面上的銅金屬。

3    晶圓類型分類

        （1）     體硅。體硅是晶圓級(jí)三維集成中zui常用的晶圓類材料。原因不只在它的成本，還有成熟的制作過(guò)程。即使當(dāng)其他種類的晶片被用作頂部晶片時(shí)，底部晶片通常仍然是體硅晶片。

        （2）     絕緣硅（SOI）。SOI晶片表面具有覆蓋的氧化層，可以被均勻地減薄，因?yàn)檠趸瘜悠鸬阶璧K蝕刻的作用。蝕刻過(guò)程可采用機(jī)械研磨、濕法刻蝕、干法刻蝕。zui重要的是，因?yàn)閦ui終的厚度可以均勻地減薄，使用SOI可以實(shí)現(xiàn)高密度的三維集成。SOI結(jié)構(gòu)可有 效的避免閂鎖現(xiàn)象[17]。然而，堆疊結(jié)構(gòu)的防靜電能力可能會(huì)降低，并且密集的設(shè)備層還有潛在的散熱問(wèn)題。

        （3）     玻璃。在三維集成中的玻璃晶圓通常用于放置頂部晶片。因此，用于此目的的玻璃晶圓稱為載體晶圓。當(dāng)玻璃暫時(shí)附著頂部晶圓時(shí)，可以對(duì)頂部晶圓的襯底減薄。在被減薄后的晶圓鍵合在底部晶圓后，移除玻璃。玻璃晶圓的透明特性也為良好的鍵合結(jié)果提供了幫助。對(duì)于各種類型的晶圓堆疊，我們應(yīng)該注意到，如果任何帶電體接觸或甚至接近晶圓，晶圓都可能會(huì)產(chǎn)生感應(yīng)電荷。在兩個(gè)晶圓的堆疊過(guò)程中，只要一個(gè)晶片充電，靜電放電事件都有可能發(fā)生。

4    晶圓堆疊方式

       根據(jù)兩晶片堆疊方向，分為兩種不同的堆疊晶片方式：面對(duì)面和面對(duì)背。晶片堆疊方向的影響是非常巨大的，將會(huì)影響到電路的對(duì)稱性，制造的難度，電容的互連等方面。這兩種堆疊方法均已被應(yīng)用在三維集成應(yīng)用中。甚至兩種堆疊方法的共同使用也是存在的。

        （1）     面對(duì)面堆疊法。對(duì)此類型晶片來(lái)說(shuō)，兩個(gè)晶片的金屬層（面部）通過(guò)TSV相連在電路中。從制造技術(shù)的角度來(lái)看，這種集成方式易于投 入應(yīng)用，并且不需要額外的處理晶片。但是需要考慮到晶圓到晶圓的對(duì)稱性問(wèn)題。這意味著在設(shè)計(jì)頂部晶片時(shí)，需要對(duì)電路進(jìn)行鏡像操作。同時(shí)，還要考慮到兩個(gè)晶片的對(duì)稱性和對(duì)準(zhǔn)的位置。

        （2）     面對(duì)背堆疊法。面對(duì)背型晶圓，一個(gè)晶片的金屬層（面部）通過(guò)TSV和另一個(gè)晶片的襯底(背部)相連，上面的晶圓（上晶圓或頂部晶圓）應(yīng)減薄。與面對(duì)面型相比，這種方法增加了過(guò)程的復(fù)雜性。然而，晶圓到晶圓的對(duì)稱性問(wèn)題就不存在了。而且需要處理的晶片是顯而易見(jiàn)的，并且晶圓也足夠薄，校準(zhǔn)過(guò)程變得容易得多。

       由以上介紹可知，先通孔工藝和后通孔工藝有著各自的特點(diǎn)，所以在實(shí)際電路集成過(guò)程中，要根據(jù)不同的需求合理地選擇堆疊方式。

5    晶圓級(jí)三維集成的優(yōu)勢(shì)和挑戰(zhàn)

       不同于傳統(tǒng)的二維封裝技術(shù)，晶圓級(jí)三維集成提供了更多的優(yōu)勢(shì)，包括：（1）多個(gè)不同器件在垂直方向相互連接，縮短互連，也減少了可見(jiàn)表面，從而縮小晶片的尺寸，增大了集成密度。（2）各芯片之間連線的縮短，加快了芯片處理速度。（3）低阻容帶來(lái)的低功耗和更高的運(yùn)行速度。（4）整體尺寸小，降低了集成成本[18-21]。然而，高集成密度帶來(lái)的散熱問(wèn)題、對(duì)齊方式、材料的選擇、三維設(shè)計(jì)CAD工具、設(shè)計(jì)和測(cè)試方法等挑戰(zhàn)，仍然需要克服。

6    結(jié)語(yǔ)

       受到傳統(tǒng)方法的限制，工業(yè)不能像以前一樣容易地集成許多電路到集成電路中。三維集成技術(shù)提供了一個(gè)能夠延續(xù)摩爾定律的全新版本的概念。而三維集成中TSV互聯(lián)技術(shù)可以讓芯片在垂直方向上直接連接，大幅度提高了集成密度，縮小了集成電路尺寸。然而三維集成也面臨著諸多技術(shù)性的挑戰(zhàn)，如材料選擇、散熱問(wèn)題和測(cè)試方法等。隨著工業(yè)界和學(xué)術(shù)界的努力，有著小外形、高密度、低成本等諸多優(yōu)勢(shì)的三維集成技術(shù)，在高性能和低功耗的下一代集成電路革命中，具有非常廣闊的應(yīng)用前景。

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